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prasanthi
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    r1098 r1114  
    8080 
    8181            -- dac interface 
    82         dac_clk_in_p        : IN  STD_LOGIC;    
    83         dac_clk_in_n        : IN  STD_LOGIC; 
    84         dac_clk_out_p       : OUT STD_LOGIC; 
    85         dac_clk_out_n       : OUT STD_LOGIC; 
    86         dac_frame_out_p     : OUT STD_LOGIC; 
    87         dac_frame_out_n     : OUT STD_LOGIC; 
    88         dac_data_out_p      : OUT STD_LOGIC_VECTOR(15 DOWNTO 0); 
    89         dac_data_out_n      : OUT STD_LOGIC_VECTOR(15 DOWNTO 0); 
     82        --dac_clk_in_p        : IN  STD_LOGIC;    
     83        --dac_clk_in_n        : IN  STD_LOGIC; 
     84        --dac_clk_out_p       : OUT STD_LOGIC; 
     85        --dac_clk_out_n       : OUT STD_LOGIC; 
     86        --dac_frame_out_p     : OUT STD_LOGIC; 
     87        --dac_frame_out_n     : OUT STD_LOGIC; 
     88        --dac_data_out_p      : OUT STD_LOGIC_VECTOR(15 DOWNTO 0); 
     89        --dac_data_out_n      : OUT STD_LOGIC_VECTOR(15 DOWNTO 0); 
    9090 
    9191                    -- adc interface             
     
    299299 
    300300 
    301 COMPONENT ad9643_dma IS 
    302 PORT( 
    303     -- axi slave port 
    304     s_axi_aclk            : IN  STD_LOGIC; 
    305     s_axi_aresetn         : IN  STD_LOGIC; 
    306     s_axi_awvalid         : IN  STD_LOGIC; 
    307     s_axi_awaddr          : IN  STD_LOGIC_VECTOR(31 DOWNTO 0); 
    308     s_axi_awready         : OUT STD_LOGIC; 
    309     s_axi_awprot          : IN  STD_LOGIC_VECTOR(2 DOWNTO 0); 
    310     s_axi_wvalid          : IN  STD_LOGIC; 
    311     s_axi_wdata           : IN  STD_LOGIC_VECTOR(31 DOWNTO 0); 
    312     s_axi_wstrb           : IN  STD_LOGIC_VECTOR(3 DOWNTO 0); 
    313     s_axi_wready          : OUT STD_LOGIC; 
    314     s_axi_bvalid          : OUT STD_LOGIC; 
    315     s_axi_bresp           : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); 
    316     s_axi_bready          : IN  STD_LOGIC; 
    317     s_axi_arvalid         : IN  STD_LOGIC; 
    318     s_axi_araddr          : IN  STD_LOGIC_VECTOR(31 DOWNTO 0); 
    319     s_axi_arready         : OUT STD_LOGIC; 
    320     s_axi_arprot          : IN  STD_LOGIC_VECTOR(2 DOWNTO 0); 
    321     s_axi_rvalid          : OUT STD_LOGIC; 
    322     s_axi_rready          : IN  STD_LOGIC; 
    323     s_axi_rresp           : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); 
    324     s_axi_rdata           : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); 
    325  
    326     irq                   : OUT STD_LOGIC; 
    327      
    328     -- axi master port for dma 
    329     m_dest_axi_aclk       : IN  STD_LOGIC; 
    330     m_dest_axi_aresetn    : IN  STD_LOGIC; 
    331     m_dest_axi_awaddr     : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); 
    332     m_dest_axi_awlen      : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); 
    333     m_dest_axi_awsize     : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); 
    334     m_dest_axi_awburst    : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); 
    335     m_dest_axi_awprot     : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); 
    336     m_dest_axi_awcache    : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); 
    337     m_dest_axi_awvalid    : OUT STD_LOGIC;  
    338     m_dest_axi_awready    : IN  STD_LOGIC; 
    339     m_dest_axi_wdata      : OUT STD_LOGIC_VECTOR(63 DOWNTO 0); 
    340     m_dest_axi_wstrb      : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); 
    341     m_dest_axi_wready     : IN  STD_LOGIC; 
    342     m_dest_axi_wvalid     : OUT STD_LOGIC; 
    343     m_dest_axi_wlast      : OUT STD_LOGIC; 
    344     m_dest_axi_bvalid     : IN  STD_LOGIC; 
    345     m_dest_axi_bresp      : IN  STD_LOGIC_VECTOR(1 DOWNTO 0);  
    346     m_dest_axi_bready     : OUT STD_LOGIC; 
    347     m_dest_axi_arvalid    : OUT STD_LOGIC; 
    348     m_dest_axi_araddr     : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); 
    349     m_dest_axi_arlen      : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);  
    350     m_dest_axi_arsize     : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); 
    351     m_dest_axi_arburst    : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); 
    352     m_dest_axi_arcache    : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); 
    353     m_dest_axi_arprot     : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); 
    354     m_dest_axi_arready    : IN  STD_LOGIC; 
    355     m_dest_axi_rvalid     : IN  STD_LOGIC; 
    356     m_dest_axi_rresp      : IN  STD_LOGIC_VECTOR(1 DOWNTO 0); 
    357     m_dest_axi_rdata      : IN  STD_LOGIC_VECTOR(63 DOWNTO 0); 
    358     m_dest_axi_rready     : OUT STD_LOGIC; 
    359      
    360     -- fifo interface 
    361     fifo_wr_clk           : IN  STD_LOGIC; 
    362     fifo_wr_en            : IN  STD_LOGIC; 
    363     fifo_wr_din           : IN  STD_LOGIC_VECTOR(63 DOWNTO 0); 
    364     fifo_wr_overflow      : OUT STD_LOGIC; 
    365     fifo_wr_xfer_req      : OUT STD_LOGIC 
    366     ); 
    367 END COMPONENT; 
    368  
    369  
    370 COMPONENT sys_wfifo IS 
    371 PORT( 
    372     m_clk     : IN  STD_LOGIC; 
    373     m_wdata   : IN  STD_LOGIC_VECTOR(31 DOWNTO 0); 
    374     m_wovf    : OUT STD_LOGIC; 
    375     m_wr      : IN  STD_LOGIC; 
    376     rstn      : IN  STD_LOGIC; 
    377     s_clk     : IN  STD_LOGIC; 
    378     s_wdata   : OUT STD_LOGIC_VECTOR(63 DOWNTO 0); 
    379     s_wovf    : IN  STD_LOGIC; 
    380     s_wr      : OUT STD_LOGIC 
    381     ); 
    382 END COMPONENT; 
     301--COMPONENT ad9643_dma IS 
     302--PORT( 
     303--    -- axi slave port 
     304--    s_axi_aclk            : IN  STD_LOGIC; 
     305--    s_axi_aresetn         : IN  STD_LOGIC; 
     306--    s_axi_awvalid         : IN  STD_LOGIC; 
     307--    s_axi_awaddr          : IN  STD_LOGIC_VECTOR(31 DOWNTO 0); 
     308--    s_axi_awready         : OUT STD_LOGIC; 
     309--    s_axi_awprot          : IN  STD_LOGIC_VECTOR(2 DOWNTO 0); 
     310--    s_axi_wvalid          : IN  STD_LOGIC; 
     311--    s_axi_wdata           : IN  STD_LOGIC_VECTOR(31 DOWNTO 0); 
     312--    s_axi_wstrb           : IN  STD_LOGIC_VECTOR(3 DOWNTO 0); 
     313--    s_axi_wready          : OUT STD_LOGIC; 
     314--    s_axi_bvalid          : OUT STD_LOGIC; 
     315--    s_axi_bresp           : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); 
     316--    s_axi_bready          : IN  STD_LOGIC; 
     317--    s_axi_arvalid         : IN  STD_LOGIC; 
     318--    s_axi_araddr          : IN  STD_LOGIC_VECTOR(31 DOWNTO 0); 
     319--    s_axi_arready         : OUT STD_LOGIC; 
     320--    s_axi_arprot          : IN  STD_LOGIC_VECTOR(2 DOWNTO 0); 
     321--    s_axi_rvalid          : OUT STD_LOGIC; 
     322--    s_axi_rready          : IN  STD_LOGIC; 
     323--    s_axi_rresp           : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); 
     324--    s_axi_rdata           : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); 
     325-- 
     326--    irq                   : OUT STD_LOGIC; 
     327--     
     328--    -- axi master port for dma 
     329--    m_dest_axi_aclk       : IN  STD_LOGIC; 
     330--    m_dest_axi_aresetn    : IN  STD_LOGIC; 
     331--    m_dest_axi_awaddr     : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); 
     332--    m_dest_axi_awlen      : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); 
     333--    m_dest_axi_awsize     : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); 
     334--    m_dest_axi_awburst    : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); 
     335--    m_dest_axi_awprot     : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); 
     336--    m_dest_axi_awcache    : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); 
     337--    m_dest_axi_awvalid    : OUT STD_LOGIC;  
     338--    m_dest_axi_awready    : IN  STD_LOGIC; 
     339--    m_dest_axi_wdata      : OUT STD_LOGIC_VECTOR(63 DOWNTO 0); 
     340--    m_dest_axi_wstrb      : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); 
     341--    m_dest_axi_wready     : IN  STD_LOGIC; 
     342--    m_dest_axi_wvalid     : OUT STD_LOGIC; 
     343--    m_dest_axi_wlast      : OUT STD_LOGIC; 
     344--    m_dest_axi_bvalid     : IN  STD_LOGIC; 
     345--    m_dest_axi_bresp      : IN  STD_LOGIC_VECTOR(1 DOWNTO 0);  
     346--    m_dest_axi_bready     : OUT STD_LOGIC; 
     347--    m_dest_axi_arvalid    : OUT STD_LOGIC; 
     348--    m_dest_axi_araddr     : OUT STD_LOGIC_VECTOR(31 DOWNTO 0); 
     349--    m_dest_axi_arlen      : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);  
     350--    m_dest_axi_arsize     : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); 
     351--    m_dest_axi_arburst    : OUT STD_LOGIC_VECTOR(1 DOWNTO 0); 
     352--    m_dest_axi_arcache    : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); 
     353--    m_dest_axi_arprot     : OUT STD_LOGIC_VECTOR(2 DOWNTO 0); 
     354--    m_dest_axi_arready    : IN  STD_LOGIC; 
     355--    m_dest_axi_rvalid     : IN  STD_LOGIC; 
     356--    m_dest_axi_rresp      : IN  STD_LOGIC_VECTOR(1 DOWNTO 0); 
     357--    m_dest_axi_rdata      : IN  STD_LOGIC_VECTOR(63 DOWNTO 0); 
     358--    m_dest_axi_rready     : OUT STD_LOGIC; 
     359--     
     360--    -- fifo interface 
     361--    fifo_wr_clk           : IN  STD_LOGIC; 
     362--    fifo_wr_en            : IN  STD_LOGIC; 
     363--    fifo_wr_din           : IN  STD_LOGIC_VECTOR(63 DOWNTO 0); 
     364--    fifo_wr_overflow      : OUT STD_LOGIC; 
     365--    fifo_wr_xfer_req      : OUT STD_LOGIC 
     366--    ); 
     367--END COMPONENT; 
     368 
     369 
     370--COMPONENT sys_wfifo IS 
     371--PORT( 
     372--    m_clk     : IN  STD_LOGIC; 
     373--    m_wdata   : IN  STD_LOGIC_VECTOR(31 DOWNTO 0); 
     374--    m_wovf    : OUT STD_LOGIC; 
     375--    m_wr      : IN  STD_LOGIC; 
     376--    rstn      : IN  STD_LOGIC; 
     377--    s_clk     : IN  STD_LOGIC; 
     378--    s_wdata   : OUT STD_LOGIC_VECTOR(63 DOWNTO 0); 
     379--    s_wovf    : IN  STD_LOGIC; 
     380--    s_wr      : OUT STD_LOGIC 
     381--    ); 
     382--END COMPONENT; 
    383383 
    384384 
     
    467467O_DBG(0) <= adc_clk; 
    468468O_DBG(1) <= adc_valid_0;   
    469 O_DBG(2) <= dbg_dac_clk; 
    470 O_DBG(3) <= dac_div_clk; 
    471 --O_DBG(2) <= adc_enable_0;   
    472 --O_DBG(3) <= adc_data_0(0);    
     469O_DBG(2) <= adc_enable_0;   
     470O_DBG(3) <= adc_data_0(0);    
    473471O_DBG(31 DOWNTO 4) <= (OTHERS => '0'); 
    474472 
     
    499497-- AD9122 DAC interface  
    500498---------------------------------------------------------------------- 
    501 u_axi_ad9122 : axi_ad9122 
    502 PORT MAP( 
    503         -- dac interface 
    504         dac_clk_in_p        => dac_clk_in_p, 
    505         dac_clk_in_n        => dac_clk_in_n, 
    506         dac_clk_out_p       => dac_clk_out_p, 
    507         dac_clk_out_n       => dac_clk_out_n, 
    508         dac_frame_out_p     => dac_frame_out_p, 
    509         dac_frame_out_n     => dac_frame_out_n, 
    510         dac_data_out_p      => dac_data_out_p, 
    511         dac_data_out_n      => dac_data_out_n, 
    512  
    513         -- master/slave 
    514         dac_sync_out    => OPEN, 
    515         dac_sync_in     => '0', 
    516  
    517         -- dma interface 
    518         dac_div_clk     => dac_div_clk,  
    519         dac_div_lock    => dac_div_lock, 
    520         dac_valid_0     => dac_valid_0,  
    521         dac_enable_0    => dac_enable_0, 
    522         dac_ddata_0     => dac_ddata_0,  
    523         dac_valid_1     => dac_valid_1,  
    524         dac_enable_1    => dac_enable_1, 
    525         dac_ddata_1     => dac_ddata_1,  
    526         dac_dovf        => '0', -- (kle) revisit 
    527         dac_dunf        => '0', -- (kle) revisit 
    528  
    529         -- axi interface 
    530         s_axi_aclk      => w_fclk_100M, 
    531         s_axi_aresetn   => w_reset_n, 
    532         s_axi_awvalid   => w_axi2ipif(5).AXI_awvalid, 
    533         s_axi_awaddr    => w_axi2ipif(5).AXI_awaddr, 
    534         s_axi_awready   => w_ipif2axi(5).AXI_awready, 
    535         s_axi_wvalid    => w_axi2ipif(5).AXI_wvalid, 
    536         s_axi_wdata     => w_axi2ipif(5).AXI_wdata,  
    537         s_axi_wstrb     => w_axi2ipif(5).AXI_wstrb, 
    538         s_axi_wready    => w_ipif2axi(5).AXI_wready,  
    539         s_axi_bvalid    => w_ipif2axi(5).AXI_bvalid, 
    540         s_axi_bresp     => w_ipif2axi(5).AXI_bresp, 
    541         s_axi_bready    => w_axi2ipif(5).AXI_bready, 
    542         s_axi_arvalid   => w_axi2ipif(5).AXI_arvalid, 
    543         s_axi_araddr    => w_axi2ipif(5).AXI_araddr, 
    544         s_axi_arready   => w_ipif2axi(5).AXI_arready, 
    545         s_axi_rvalid    => w_ipif2axi(5).AXI_rvalid, 
    546         s_axi_rdata     => w_ipif2axi(5).AXI_rdata,  
    547         s_axi_rresp     => w_ipif2axi(5).AXI_rresp,  
    548         s_axi_rready    => w_axi2ipif(5).AXI_rready, 
    549  
    550         -- debug port 
    551         o_dbg_dac_clk   => dbg_dac_clk 
    552     ); 
     499--u_axi_ad9122 : axi_ad9122 
     500--PORT MAP( 
     501--        -- dac interface 
     502--        dac_clk_in_p        => dac_clk_in_p, 
     503--        dac_clk_in_n        => dac_clk_in_n, 
     504--        dac_clk_out_p       => dac_clk_out_p, 
     505--        dac_clk_out_n       => dac_clk_out_n, 
     506--        dac_frame_out_p     => dac_frame_out_p, 
     507--        dac_frame_out_n     => dac_frame_out_n, 
     508--        dac_data_out_p      => dac_data_out_p, 
     509--        dac_data_out_n      => dac_data_out_n, 
     510-- 
     511--        -- master/slave 
     512--        dac_sync_out    => OPEN, 
     513--        dac_sync_in     => '0', 
     514-- 
     515--        -- dma interface 
     516--        dac_div_clk     => dac_div_clk,  
     517--        dac_div_lock    => dac_div_lock, 
     518--        dac_valid_0     => dac_valid_0,  
     519--        dac_enable_0    => dac_enable_0, 
     520--        dac_ddata_0     => dac_ddata_0,  
     521--        dac_valid_1     => dac_valid_1,  
     522--        dac_enable_1    => dac_enable_1, 
     523--        dac_ddata_1     => dac_ddata_1,  
     524--        dac_dovf        => '0', -- (kle) revisit 
     525--        dac_dunf        => '0', -- (kle) revisit 
     526-- 
     527--        -- axi interface 
     528--        s_axi_aclk      => w_fclk_100M, 
     529--        s_axi_aresetn   => w_reset_n, 
     530--        s_axi_awvalid   => w_axi2ipif(5).AXI_awvalid, 
     531--        s_axi_awaddr    => w_axi2ipif(5).AXI_awaddr, 
     532--        s_axi_awready   => w_ipif2axi(5).AXI_awready, 
     533--        s_axi_wvalid    => w_axi2ipif(5).AXI_wvalid, 
     534--        s_axi_wdata     => w_axi2ipif(5).AXI_wdata,  
     535--        s_axi_wstrb     => w_axi2ipif(5).AXI_wstrb, 
     536--        s_axi_wready    => w_ipif2axi(5).AXI_wready,  
     537--        s_axi_bvalid    => w_ipif2axi(5).AXI_bvalid, 
     538--        s_axi_bresp     => w_ipif2axi(5).AXI_bresp, 
     539--        s_axi_bready    => w_axi2ipif(5).AXI_bready, 
     540--        s_axi_arvalid   => w_axi2ipif(5).AXI_arvalid, 
     541--        s_axi_araddr    => w_axi2ipif(5).AXI_araddr, 
     542--        s_axi_arready   => w_ipif2axi(5).AXI_arready, 
     543--        s_axi_rvalid    => w_ipif2axi(5).AXI_rvalid, 
     544--        s_axi_rdata     => w_ipif2axi(5).AXI_rdata,  
     545--        s_axi_rresp     => w_ipif2axi(5).AXI_rresp,  
     546--        s_axi_rready    => w_axi2ipif(5).AXI_rready, 
     547-- 
     548--        -- debug port 
     549--        o_dbg_dac_clk   => dbg_dac_clk 
     550--    ); 
     551--dac_clk_out_p <= '0'; 
     552--dac_clk_out_n <= '1'; 
     553--dac_frame_out_p <= '0'; 
     554--dac_frame_out_n <= '1'; 
    553555 
    554556 
     
    674676 
    675677-- dma write FIFO 
    676 u_sys_wfifo : sys_wfifo 
    677 PORT MAP( 
    678         m_clk       => adc_clk, 
    679         m_wdata     => adc_dma_wdata, -- TBD 
    680         m_wovf      => adc_dovf, 
    681         m_wr        => adc_dma_wr,    -- TBD 
    682         rstn        => w_reset_n, 
    683         s_clk       => w_fclk_200M, 
    684         s_wdata     => dma_ddata, 
    685         s_wovf      => dma_dovf, 
    686         s_wr        => dma_dwr 
    687         ); 
    688  
    689 -- mapping 16-bit I/Q to 32-bit vector 
    690 dmap : PROCESS(adc_clk, w_reset_n) 
    691   VARIABLE concat : STD_LOGIC_VECTOR(1 DOWNTO 0); 
    692 BEGIN 
    693   IF (w_reset_n = '0') THEN  
    694     adc_data_cnt <= '0'; 
    695     adc_dma_wr <= '0'; 
    696     adc_dma_wdata <= (OTHERS => '0'); 
    697   ELSIF (adc_clk'EVENT and adc_clk = '1') THEN  
    698     concat := adc_enable_1 & adc_enable_0; 
    699     CASE concat IS 
    700       WHEN "10" => 
    701         adc_dma_wr <= adc_data_cnt; 
    702         adc_dma_wdata <= adc_data_1 & adc_dma_wdata(31 DOWNTO 16); 
    703  
    704       WHEN "01" => 
    705         adc_dma_wr <= adc_data_cnt; 
    706         adc_dma_wdata <= adc_data_0 & adc_dma_wdata(31 DOWNTO 16); 
    707  
    708       WHEN OTHERS => 
    709         adc_dma_wr <= '1'; 
    710         adc_dma_wdata <= adc_data_1 & adc_data_0; 
    711  
    712     END CASE; 
    713  
    714   END IF; 
    715  
    716 END PROCESS; 
     678--u_sys_wfifo : sys_wfifo 
     679--PORT MAP( 
     680--        m_clk       => adc_clk, 
     681--        m_wdata     => adc_dma_wdata, -- TBD 
     682--        m_wovf      => adc_dovf, 
     683--        m_wr        => adc_dma_wr,    -- TBD 
     684--        rstn        => w_reset_n, 
     685--        s_clk       => w_fclk_200M, 
     686--        s_wdata     => dma_ddata, 
     687--        s_wovf      => dma_dovf, 
     688--        s_wr        => dma_dwr 
     689--        ); 
     690-- 
     691---- mapping 16-bit I/Q to 32-bit vector 
     692--dmap : PROCESS(adc_clk) 
     693--  VARIABLE concat : STD_LOGIC_VECTOR(1 DOWNTO 0); 
     694--BEGIN 
     695--  IF (w_reset_n = '0') THEN  
     696--    adc_data_cnt <= '0'; 
     697--    adc_dma_wr <= '0'; 
     698--    adc_dma_wdata <= (OTHERS => '0'); 
     699--  ELSE 
     700--    concat := adc_enable_1 & adc_enable_0; 
     701--    CASE concat IS 
     702--      WHEN "10" => 
     703--        adc_dma_wr <= adc_data_cnt; 
     704--        adc_dma_wdata <= adc_data_1 & adc_dma_wdata(31 DOWNTO 16); 
     705-- 
     706--      WHEN "01" => 
     707--        adc_dma_wr <= adc_data_cnt; 
     708--        adc_dma_wdata <= adc_data_0 & adc_dma_wdata(31 DOWNTO 16); 
     709-- 
     710--      WHEN OTHERS => 
     711--        adc_dma_wr <= '1'; 
     712--        adc_dma_wdata <= adc_data_1 & adc_data_0; 
     713-- 
     714--    END CASE; 
     715-- 
     716--  END IF; 
     717-- 
     718--END PROCESS; 
    717719 
    718720--  always @(posedge adc_clk) begin 
     
    784786          i_dac_valid_1     => dac_valid_1, 
    785787          i_dac_enable_1    => dac_enable_1, 
    786           o_dac_ddata_1     => dac_ddata_1 
     788          o_dac_ddata_1     => dac_ddata_1, 
    787789--          o_dac_dovf        => '0',   (kle) revisit 
    788790--          o_dac_dunf        => '0'    (kle) revisit 
    789791 
    790792          -- adc ad9643 interface 
     793          i_adc_clk            => adc_clk,   
     794          i_adc_valid_0        => adc_valid_0,   
     795          i_adc_enable_0       => adc_enable_0,    
     796          i_adc_data_0         => adc_data_0,   
     797          i_adc_valid_1        => adc_valid_1,  
     798          i_adc_enable_1       => adc_enable_1,  
     799          i_adc_data_1         => adc_data_1 
     800          --adc_dovf           => adc_dovf,   
     801          --adc_dunf           => '0',  -- (kle) revisit 
     802          --up_adc_gpio_in     => (OTHERS => '0'), 
     803          --up_adc_gpio_out    => OPEN,  
    791804 
    792805        ); 
Note: See TracChangeset for help on using the changeset viewer.